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VHDL にようこそ。

当サイトは、月間 50,000PVを誇る!?旅行関連サイトです。管理人は、ZenTech と名乗る個人です。
まぁ、旅行サイトで ***Tech ってのは世界ひろしと言えど多くはないですね、唯一無二かもしれない。
名は体を表すために、VHDLのページを作りました。
 
 
VHDLとは:
インターネットの百科事典 ウィキペディア(Wikipedia)で調べると、最初に出てきたのが
リポ蛋白の一種の「超高比重リポ蛋白/Very High Density Lipoprotein(VHDL)」
う〜ん、Very High までは合っているが・・・そもそも、リポ蛋白が何であるか ZenTech には全く判らない。
二番目に「IEEE1076 VHDL」と出たのがそれらしいので、クリックして先へ進んだ。
IEEE(The Institute of Electrical and Electronics Engineers, Inc.)はアイトリプルイーと読み、米国電気電子学会のこと。
間違ってはいないが、VHDLを調べているのであります。
 
そこで、今度は はてな? に行ってみる。チャント出てきましたね。流石 はてなダイアリー。
〜引用開始〜
Very high-speed integrated circuit Hard-ware Description Languageの略らしい。
ハードウェアのロジックを記載する言語。これをVHDLコンパイラーにかけてゲートアレイを設計したり、ロジックを検証したりする。
人によっては、理解するのが難しい為、Very Hard unDerstand Language(とっても理解するのが大変な言語)とか、Very Hard Description Language (記載するのがとっても大変な言語) と言われる事がある。
 
プログラムのようにロジックを記載してゲートアレイを設計出来るとハードウェアエンジニアが興味を持ち、ソフトウェアエンジニアもこれでハードも扱えると興味を持つが、ハードウェアエンジニアは記載言語がわからず挫折し、ソフトウェアエンジニアはハードウェアの概念がわからず挫折するという問題を秘めている。
現在、多くの FPGA メーカーがフリーで使える開発環境を提供し、アマチュアが自作のCPUを設計出来る環境が出来ている。しかし、実際に設計を行うには多くのノウハウが必要となる。こんな感じで記載する。雰囲気はAdaに近い。
 
library ieee;
use ieee.std_logic_1164.all;
 
entity example_ent is
  port( A : in std_logic;
        B : in std_logic;
        Y : out std_logic);
end;
 
architecture rtl of example_ent is
begin
  Y <= A and B;
end rtl;
 
〜引用終了〜
とても良くできた解説であり、VHDLの例も教科書から抜き出したよな正しい記述になっている。AND回路。
 
フリーで使える開発環境:
ザイリンクス:PLD市場で50%以上のシェアをもつ会社。レイオフを行わず、FORTUNE 誌の「働きたい会社ベスト 100」の第 6 位にも選ばれている。無償 ISE WebPACK 7.1i は、ABEL や HDL 合成からデバイス フィッティング、JTAG プログラミングまで、無償のソフトウェア モジュールを提供する、理想的なダウンロード可能デスクトップ ソリューションです。 ISE WebPACK は、アワード受賞 ISE Foundation? デザイン ツールの一部で、ISE ツールへの無償インターネット アクセスを即座に提供します。ザイリンクスは、エラーのないダウンロードとシングル ファイル インスタレーションで常に最新のデザイン ソリューションを提供することで、有用な生産性を実現するソリューションを開発しました。
 
Lattice(ラティス):低集積PLD製品が強い。伝播遅延は3.5ナノ秒で業界最速の製品がある。無償ソフトあるらしいが、Webサイトで見つけられませんでした。
 
ALTERA(アルテラ):日本国内PLD市場をリードする(していた?)日本アルテラ、設立15周年。無償 Quartus II Web Edition は、低コストFPGA および CPLD ファミリのデザイン(表1参照)に必要な機能すべてが含まれています。回路図とテキスト形式によるデザイン入力、VHDLとVerilog HDL 論理合成機能を内蔵、またサードパーティ・ソフトウェアもサポート、SOPC Builder システム生成ツール、配置配線、検証、プログラミング機能、Timing Optimization Advisor、Resource Optimization Advisor
 
シミュレーター:
やはり最初はCadence(ケーデンス)。Cadence NC-VHDL(以下NC-VHDL)は、信号/トランザクション・ベースのデバッグ環境、インテグレート・カバレッジ解析と共に、ハイ・パフォーマンス、かつハイ・キャパシティなVHDLシミュレーションを提供します。NCVHDLは、Incisive検証プラットフォームと完全なコンパチビリティを保っていますので、設計チームは、Verilog、VHDL、SystemC VerificationLibrary(以下SCV)、SCV、PSL/Sugar、OVLアサーションをネイティブにサポートしているIncisive Unified Simulator、さらには、アクセラレーション・オンデマンドが可能なIncisive-XLD team verificationへと容易にアップグレードすることができます。
 
Mentor Graphics (メンター・グラフィックス)。Cadence ModelSim は業界でも最も幅広く使用され、生産性の高い HDL デバッグ機能を備えています。ModelSim PE は高パフォーマンス、使い易さ、優れた技術サポートで知られています。
 
他にもたくさんあるが、業界の人には「釈迦に説法」 その他の人には、FPGAメーカーの無償開発ツールを使っていただければシミュレーションも出来るので問題ないと思うので、これ以上はシミュレーションツールの紹介しません。
 

 
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図解VHDL実習 はじめてHDLを学ぶ方々を対象に、広く普及しているVHDLを取り上げ、図を多く用いたわかりやすい解説。実際の開発ツールの操作手順を説明しながら、読者が実習を行いながら学習を進められるように配慮している。
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本書は、ハードウェア記述言語VHDLを使ったマイクロプロセッサの設計方法を解説した入門書。VHDLの基礎的な文法と基本回路の記述方法を概説し、マイクロプロセッサの構成、そしてVHDLを使ったマイクロプロセッサの設計方法を具体的に解説している。
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VerilogHDLとVHDLによるCPU設計 著者:深山正幸 出版社:共立出版
 
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